2.5 Ｖ 프로그램가능 게이트 필드는 FPGA 프로그래머블 로직 IC XCV300-5BG352I를 배치합니다

빠른 세부 사항 :

비르텍스트텀 2.5 Ｖ 필드 프로그래머블 게이트 어레이즈

기술 :

버텍스 FPGA 가족은 고성능, 고성능 프로그래머블 로직 솔루션을 제공합니다. 드라마틱은 배치 및 배선 효율성에 대하여 새로운 아키텍처를 최적화하고 공격적 5 층 금속 0.22 um CMOS 공정을 이용하는 것에서의 실리콘 효율 결과에서 증가합니다. 이러한 향상은 강력한 버텍스 FPGA와 마스크 프로그램화 된 게이트 배열에 대한 탄력적 대안을 만듭니다. 버텍스 가족은 표 1에 나타난 9 구성원들을 구성됩니다.

FPGA의 이전 세대로부터 이끌린 경험을 토대로 할 때, 버텍스 가족은 혁명적 전진을 프로그래머블 로직 디자인에서 표현합니다. 폭 넓게 다양한 프로그램 가능한 시스템 특징과 빠른, 탄력적 상호 연결 자원의 부유한 지배층과 발전적인 프로세스 기술을 결합시킬 때, 버텍스 가족은 시간대별 시장을 줄이는 동안 설계 유연성을 강화하는 고속이고 고성능 프로그래머블 로직 솔루션을 제공합니다.

애플리케이션 :

오우 빠른, 고밀도 FPGA

- 50k부터 1M 시스템 게이츠까지 덴시티에스

- 위로 시스템 성능 200 마하즈에

- 순응한 66-MHz PCI

- 소형 PCI에 대해 긴급 교환합니다

오우 다수 표준 셀렉티오트텀 인터페이스

- 16이지 고성능 인터페이스 표준

- 직접적으로 ZBTRAM 장치에 커넥츠

오우 짜맞춘 클럭 관리 회로

- 진보적 클럭 제어를 위한 네개의 헌신적 지연 잠금 루프 (DLLs)

- 24개의 이차적 로컬 클록 네트 외에, 네 중요한 저스큐 글로벌클럭 분배 안전망

오우 계층적 메모리 시스템

- 16비트 RAM, 32 비트 RAM으로서 루트스 쉽게 잘 믿은,

16비트 이중 포트 RAM 또는 16개의 비트 쉬프트 레지스터

- 쉽게 잘 믿는 동시에 일어나는 이중 포트 4k 비트 RAM

- 외부 고성능 RAM과의 빠른 인터페이스

속도와 비중을 균형화시키는 오우 유연한 구조

- 고속 계산을 위한 헌신적 자리올림 논리

- 헌신적 곱셈 장치 지원

- 와이드 인풋 기능을 위한 캐스캐이드 체인

- / 시계와 래치가 가능하게 한다는 풍부한 등록과 이중 동기 / 비동시성 세트와 리셋

- 내부의 3 주 버싱

- IEEE 1149.1은 논리를 경계 스캐닝합니다

- 다이 온도 센서 다이오드

FPGA 파운데이션티엠과 협력 증진 시스템에 의해서 지원된 오우

- 통합된 도서관과 관계하여 입상한 매크로와 설계 관리자를 위한 완전 지원

- PC와 워크스테이션 플랫폼 중에서 광범위한 선택

오우 SRAM 기반 내부 시스템 구성

- 언리미티드 재프로그램가능성

- 4가지 프로그래밍 모드

오우 0.22 um 5 층 메탈 공정

시험된 오우 100% 공장

상술 :