쿨러너 XPLA3 프로그래머블 ic 칩 CPLD XCR3128XL-7VQ100I

빠른 세부 사항 :

쿨러너 XPLA3 CPLD


기술 :

크플즈의 쿨러너 XPLA3 (엑스트엔드 프로그램 가능 논리 어레이) 가족은 포터블과 소형컴퓨터와 전력 민감한 응용을 포함하는 저전력 시스템을 위해 목표됩니다. 쿨러너 XPLA3 가족의 구성원 각자는 저 소비 전력과 고속도를 결합시키는 영 출력 (FZP) 설계 기술을 빨리 포함합니다. 이 설계 기법으로, 터보 비트 또는 다른 전원을 내림 계획이 필요없이 대기중인 것에서 56 μW 이하인 권력을 동시에 전달하는 동안, 쿨러너 XPLA3 가정은 5.0 나노 초의 사실인 전송 속도를 제공합니다. 곱 항 (양극 시대 이후로 플즈에서 사용된 기술)을 구현하기 위한 전통적 감지 증폭 수단을 대체함으로써 순수한 씨모스 게이트의 층계형 체인과 함께, 동적 전력은 또한 본질적으로 다른 어떤 CPLD 보다 낮습니다. 그들이 CMOS 프로세스 기술과 특허 받는 풀 시모스 FZP 설계 기법을 둘다 사용한 것처럼, 쿨러너 기기는 유일한 토털크모스 플즈입니다. FZP 설계 기법은 산업의 가장 낮은 전력 3.3V CPLD 가족을 전달하기 위한 극히 낮은 전력 SRAM 셰도우 메모리와 빨리 불휘발성 메모리 셀을 결합시킵니다.
쿨러너 XPLA3 가정은 기능 블럭 이내에 논리 할당을 위한 가득 찬 PLA 구조를 사용합니다. 예측가능한 타이밍을 유지하는 동안, PLA는 뛰어난 핀 잠금 성능으로, 최대의 유연성과 논리 비중을 제공합니다.
아벨과 VHDL과 베릴로그와 HDL 편집자들과 / 또는 개요도 포착 디자인 엔트리를 이용하여, 쿨러너 XPLA3 크플즈는 Xilinx® 웹팩티엠 소프트웨어와 산업 표준 CAE 도구에 의해서 (교사, Cadence/OrCAD, 부 논리, 시놉시스, 뷰로직,와 신플리시티) 지원됩니다.
설계 검증은 기능적이고 타이밍 시뮬레이션을 위해 산업 기준 시뮬레이터를 사용합니다. 개발은 다수 개인용 컴퓨터 (PC)와 숙과 HP 플랫폼에 대해 지지됩니다.
쿨러너 XPLA3 가족 기능은 또한 어느 것이 테스트, 인시스템 프로그래밍 (ISP)를 경계 스캐닝하는지 JTAG 인터페이스인 산업표준, IEEE 1149.1을 포함하고 장치는 캔으로 만든다의 리프로그래밍이 발생합니다. 쿨러너 XPLA3 CPLD는 전기적으로 재프로그램 가능한 사용한 산업 기준 장치 프로그래머들입니다.


애플리케이션 :

오우 빠른 영 출력 (FZP) 설계 기법은 극히 낮은 전력과 매우 고속도를 공급합니다
- 25' Ｃ에 있는 17 내지 18 μA의 전형적 대기 전류
오우 혁신적 쿨러너티엠 XPLA3 구조는 고속도를 극단적 신축성과 결합합니다
산업의 첫번째 토털크모스 PLD를 기반으로 하는 오우 - 양쪽 CMOS 디자인과 프로세스 기술
오우는 0.35μ에게 5 층 금속 EEPROM 과정을 선불했습니다
- 1,000은 보증된 / 프로그램 사이클을 없앱니다
- 보증된 20년 데이터 유지
JTAG IEEE 1149.1 인터페이스를 사용하는 오우 3V, 내부 시스템 프로그램 가능한 (ISP)
- 매우 테스트 (IEEE 1149.1)를 경계 스캐닝합니다
- 빠른 프로그래밍 시간
오우는 복잡한 비동시적 시각재기를 지원합니다
- 기능 블럭 당 16개의 곱 항 시계와 네개의 지역 조정 기간 시계
- 장치 당 4 글로벌클럭과 보편적 조정 기간 시계
설계 변경 동안 오우 우수한 핀형 고정
상용 등급과 확대된 전압 (2.7V 내지 3.6V) 공업적 등급에 이용할 수 있는 오우
오우 5V 관대한 I/O 핀
2.5 나노 초의 오우 입력 레지스터 설치 시간
48개의 곱 항까지 확장할 수 있는 오우 단일 패스 논리
5.0 나노 초의 오우 고속 핀-투-핀 지연
출력 당 오우 슬루 레이트 제어
전송가능한 오우 100%
오우 보안 비트는 무단 접근을 막습니다
오우 지원 핫-플러깅 역량
자일링스 또는 산업 기준 CAE 도구를 사용하는 오우 디자인 엔트리 / 확인
오우 혁신적 기간 구조 통제는 공급합니다 :
- 비동시적 매크로셀 시각재기
- 비동시적 매크로셀 등록 사전 설정 / 리셋
- 매크로셀 당 시계 인에이블 제어
기능 블럭 당 오우 네 출력 가능 관리
종합 최적화를 위한 오우 폴드백 NAND
시험을 받는 바늘 방석을 용이하게 하는 오우 유니버셜 3 주
칩-스케일 BGA와 정교한 선 BGA와 QFP 패키지에 이용할 수 있는 오우. 대부분의 패키지 형태를 위해 가능한 Pb-프리.


상술 :