표면 부착 프로그램 가능한 IC 칩 DDR XCV600E-6HQ240I 버텍스 Ｅ FPGA 가족

빠른 세부 사항 :
비르텍스트텀 Ｅ 1.8 Ｖ 필드 프로그래머블 게이트 어레이즈
기술 :
비르텍스-E FPGA 가족은 고성능, 고성능 프로그래머블 로직 솔루션을 제공합니다. 드라마틱은 배치 및 배선 효율성에 대하여 새로운 아키텍처를 최적화하고 공격적 6 층 금속 0.18 μm CMOS 공정을 이용하는 것에서의 실리콘 효율 결과에서 증가합니다. 이러한 향상은 강력한 비르텍스-E FPGA와 마스크 프로그램화 된 게이트 배열에 대한 탄력적 대안을 만듭니다. 비르텍스-E 가족은 9 구성원들을 테이블 1에 포함시킵니다.
버텍스 FPGA로부터 이끌린 경험을 토대로 할 때, 비르텍스-E 가족은 프로그래머블 로직 디자인에서 진화적 전진입니다. 폭 넓게 다양한 프로그램 가능한 시스템 특징과 빠른, 탄력적 상호 연결 자원의 부유한 지배층과 발전적인 프로세스 기술을 결합시킬 때, 비르텍스-E 가족은 시간대별 시장을 줄이는 동안 설계 유연성을 강화하는 고속이고 고성능 프로그래머블 로직 솔루션을 제공합니다.
애플리케이션 :
오우 빠른, 고밀도 1.8 Ｖ FPGA 가족
- 58 Ｋ부터 4 Ｍ 시스템 게이츠까지 덴시티에스
- 130개 마하즈 내부 성능 (네 회선 접속 장치 수준)
- 저전력인 작동을 위해 설계됩니다
- PCI 순응하는 3.3 Ｖ, 32/64 비트, 33/ 66-MHz
오우 대단히 탄력적 SelectI/O+TM 기술
- 고성능인 지원 20은 표준을 조화시킵니다
- > 100 Gb / Ｓ의 집합 대역폭을 위한 최고 804까지 단일 말단 I/Os 또는 344개의 차별적 입출력 쌍
오우 차이 시그널링 지원
- LVDS (622 Mb / Ｓ), BLVDS (버스 LVDS), LVPECL
- 차별적 입출력 신호는 입력되고 출력할 수 있습니다, 또는 입출력
- 표준 차별적 장치로 적합합니다
- LVPECL과 300+ MHz 클럭을 위한 LVDS 클락 입력
오우 독점적 고성능 스일렉트링크티엠 기술
- 비르텍스-E 링크에 대한 더블 데이터 레이트 (DDR)
- 웹 기반 HDL 발생 방법론
오우 세련된 SelectRAM+TM 기억장치 계층
- 내부 쉽게 잘 믿는 분포된 RAM의 1 Mb
- 동시에 일어나는 내부 블록 RAM의 최고 832까지 Kb
- 진실 듀얼-포트 블록람 역량
- 1.66 Tb / Ｓ (100 이상 램버스 채널의 등가 대역폭)에 달하는 메모리 대역
- 외부 메모리와의 고성능 인터페이스의 설계를 했습니다
- 200 마하즈 ZBT* SRAMs
- 200 Mb / Ｓ DDR 스드람스
- 무료 합성할 수 있는 리퍼런스 디자인에 의해서 지원됩니다
오우 고성능 내장 클럭 관리 회로
- 여덟개 완전히 디지털 지연 잠금 루프 (DLLs)
- 더블 데이터 레이트 (DDR) 응용을 위한 디지털리-신테사이즈드 50% 듀티 싸이클
- 시계 곱하기와 분할
- 어떠한 입출력 표준에 대한 고속 LVPECL / LVDS 시계의 제로-지연 변환
오우 유연한 구조 균형 속도와 비중
- 고속 계산을 위한 헌신적 자리올림 논리
- 헌신적 곱셈 장치 지원
- 와이드 인풋 기능을 위한 캐스캐이드 체인
- / 시계와 래치가 가능하게 한다는 풍부한 등록과 이중 동기 / 비동시성 세트와 리셋
- 내부의 3 주 버싱
- IEEE 1149.1은 논리를 경계 스캐닝합니다
- 다이 온도 센서 다이오드
자일링스 파운데이션티엠과 동맹 시리즈티엠 개발 시스템에 의해서 지원된 오우
- 50%의 더 나은 컴파일 시간 감소
- 밀리언-플러스 게이트 밀도 디자인에 이상적인 인터넷 팀 디자인 (ITD) 도구
- PC와 워크스테이션 플랫폼 중에서 광범위한 선택
오우 SRAM 기반 내부 시스템 구성
- 언리미티드 재프로그램가능성
오우 진보된 패키징 기술 선택
- 0.8 밀리미터 칩-스케일
- 1.0 밀리미터 BGA
- 1.27 밀리미터 BGA
- HQ / PQ
오우 0.18 μm 6-레이어 메탈 공정
시험된 오우 100% 공장
상술 :